Taller 1
María José Hernández Díaz
Maria_jose.hernandez@uao.edu.co
Universidad Autónoma de Occidente
Facultad de ingeniería – Programa de ingeniería electrónica y telecomunicaciones
Agosto, 2022 – Cali, Valle del Cauca
Resumen. – El siguiente informe presenta una investigación teórica
sobre la descripción algorítmica o comportamental en VHDL y sus
estructuras, y las diferencias entre constante, variable y señal. Así como
también se encuentra el diseño de una simulación de la descripción
algorítmica de los circuitos propuestos dentro de la actividad.
Abstract.- The following report presents a theoretical investigation on
the algorithmic or behavioral description in VHDL and its structures,
and the differences between constant, variable and signal. As well as
the design of a simulation of the algorithmic description of the circuits
proposed within the activity.
I. INTRODUCCION
El presente informe refiere al tema de la descripción algorítmica o
comportamental dentro del lenguaje VHDL siendo uno de los 3 estilos
o clases de descripciones que dependen del nivel de abstracción.
Además, también se realizó una búsqueda de tres elementos existentes
dentro del lenguaje VHDL, que son las señales, constantes y variables.
Para cada uno de los temas que aquí se mencionan fue necesario
realizar una búsqueda o breve investigación para comprenderlos y de
esa manera llevar a cabo la actividad practica que se propone dentro
del taller. II. MARCO TEORICO
a) ¿Qué es una constante, una variable, y una señal?
Dentro del lenguaje VHDL existen tres tipos de elementos;
señales, constantes y variables. Las dos ultimas tienen un
significado similar a cualquier otro lenguaje de programación.
Todos estos elementos son diferentes. Las variables solo tienen
sentido dentro de los procesos o subprogramas, mientras que las
señales pueden ser declaradas en arquitecturas, paquetes o
bloques concurrentes. Las constantes pueden ser declaradas en
los mismos sitios que las variables y señales.
- Constantes:
Contribuyen a la legibilidad, mantenimiento y portabilidad del
programa. No cambian su valor.
- Variable:
Cambian su valor con sentencias de asignación. Son locales a
los procesos. No tienen significado físico.
Variable nombre_variable: tipo;
Nombre_variable: = expresión;
- Señales:
Cambian su valor con sentencias de asignación. Tienen una
analogía física directa. Se interconectan componentes de un
circuito. Sincronizan la ejecución y suspensión de procesos. Son
visibles para todos los elementos de una arquitectura. Los
puertos de una entidad son señales.
Signal nombre_senal: tipo;
Nombre_senal <= expresión;
b) ¿Qué es la descripción algorítmica o comportamental
en VHDL y cuáles son sus estructuras?
En el lenguaje VHDL presenta tres estilos de descripción que
dependen del nivel de abstracción. El menos abstracto es el
nivel estructural mientras que el mas abstracto y lejano a una
posible implementación física es el algorítmico.
En la descripción algorítmica se describe el comportamiento del
sistema, no se esta indicando ni los componentes ni sus
interconexiones, sino simplemente lo que hace. Las
características más significativas son:
- Se emplean sentencias secuenciales y no concurrentes:
PROCESOS.
- Se ejecutan en un orden determinado, se finaliza la
ejecución de una sentencia antes de asar a la siguiente
III. SIMULACION, ACTIVIDAD PRACTICA
A continuación, se presenta la implementación de los
ejercicios propuestos dentro del taller.
Compuerta NOR d e 4 entradas
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity NOR_4 is
port (a:in std_logic;
b: in std_logic;
c: in std_logic;
d: in std_logic;
salida: out std_logic);
end NOR_4;
architecture compuerta of NOR_4 is
signal salida_aux1 : std_logic;
signal salida_aux2 : std_logic;
begin salida_aux1 <= a or b ;
salida_aux2 <= c or d ;
salida <= not (salida_aux1 or salida_aux2);
end compuerta;
Compuerta NAND de 4 entradas
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity NAND_4 is
port (entrada1: in std_logic;
entrada2: in std_logic;
entrada3: in std_logic;
entrada4: in std_logic;
salida: out std_logic);
end NAND_4;
architecture compuerta of NAND_4 is
signal salida_aux1 : std_logic;
signal salida_aux2 : std_logic;
begin salida_aux1 <= entrada1 and entrada2 ;
