

Prepara tus exámenes y mejora tus resultados gracias a la gran cantidad de recursos disponibles en Docsity
Gana puntos ayudando a otros estudiantes o consíguelos activando un Plan Premium
Prepara tus exámenes
Prepara tus exámenes y mejora tus resultados gracias a la gran cantidad de recursos disponibles en Docsity
Prepara tus exámenes con los documentos que comparten otros estudiantes como tú en Docsity
Los mejores documentos en venta realizados por estudiantes que han terminado sus estudios
Estudia con lecciones y exámenes resueltos basados en los programas académicos de las mejores universidades
Responde a preguntas de exámenes reales y pon a prueba tu preparación
Consigue puntos base para descargar
Gana puntos ayudando a otros estudiantes o consíguelos activando un Plan Premium
Comunidad
Pide ayuda a la comunidad y resuelve tus dudas de estudio
Descubre las mejores universidades de tu país según los usuarios de Docsity
Ebooks gratuitos
Descarga nuestras guías gratuitas sobre técnicas de estudio, métodos para controlar la ansiedad y consejos para la tesis preparadas por los tutores de Docsity
Este informe presenta una investigación teórica sobre la descripción algorítmica o comportamental en el lenguaje vhdl, incluyendo una búsqueda de las diferentes estructuras y elementos como constantes, variables y señales. El documento también incluye el diseño de una simulación de la descripción algorítmica de los circuitos propuestos.
Tipo: Ejercicios
1 / 2
Esta página no es visible en la vista previa
¡No te pierdas las partes importantes!
Resumen. – El siguiente informe presenta una investigación teórica sobre la descripción algorítmica o comportamental en VHDL y sus estructuras, y las diferencias entre constante, variable y señal. Así como también se encuentra el diseño de una simulación de la descripción algorítmica de los circuitos propuestos dentro de la actividad. Abstract.- The following report presents a theoretical investigation on the algorithmic or behavioral description in VHDL and its structures, and the differences between constant, variable and signal. As well as the design of a simulation of the algorithmic description of the circuits proposed within the activity.
El presente informe refiere al tema de la descripción algorítmica o comportamental dentro del lenguaje VHDL siendo uno de los 3 estilos o clases de descripciones que dependen del nivel de abstracción. Además, también se realizó una búsqueda de tres elementos existentes dentro del lenguaje VHDL, que son las señales, constantes y variables. Para cada uno de los temas que aquí se mencionan fue necesario realizar una búsqueda o breve investigación para comprenderlos y de esa manera llevar a cabo la actividad practica que se propone dentro del taller.
Compuerta NOR d e 4 entradas library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity NOR_4 is port (a:in std_logic; b: in std_logic; c: in std_logic; d: in std_logic; salida: out std_logic); end NOR_4; architecture compuerta of NOR_4 is signal salida_aux1 : std_logic; signal salida_aux2 : std_logic; begin salida_aux1 <= a or b ; salida_aux2 <= c or d ; salida <= not (salida_aux1 or salida_aux2); end compuerta;
library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity NAND_4 is port (entrada 1 : in std_logic; entrada2: in std_logic; entrada3: in std_logic; entrada4: in std_logic; salida: out std_logic); end NAND_4; architecture compuerta of NAND_4 is signal salida_aux1 : std_logic; signal salida_aux2 : std_logic; begin salida_aux1 <= entrada1 and entrada2 ;
salida_aux2 <= entrada3 and entrada4 ; salida <= not (salida_aux1 and salida_aux2); end compuerta;
library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity NOT_1 is port (entrada: in std_logic; salida: out std_logic); end NOT_1; architecture compuerta of NOT_1 is begin salida <= not entrada; end compuerta;
library ieee; use ieee.std_logic_1164.all; entity mux_8a1 is port(din: in std_logic_vector(7 downto 0); sel : in std_logic_vector(2 downto 0); dout : out std_logic); end mux_8a1; architecture mux_arc of mux_8a1 is begin dout <= din(0) when (sel="000") else, din(1) when (sel="001") else, din(2) when (sel="010") else, din(3) when (sel="011") else, din(4) when (sel="100") else, din(5) when (sel="101") else, din(6) when (sel="110") else, din(7); end mux_arc;
library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity deco4_16 is port (y16, y15, y14, y13, y12, y11, y10, y9, y8, y7, y6, y5, y4, y3, y2, y1: out std_logic; x4, x3, x2, x1: in std_logic); end entity; architecture arch of deco4_16 is signal outVect: std_logic_vector (16 downto 1); signal inVect: std_logic_vector (4 downto 1); begin y16 <= outVect(16); y15 <= outVect(15); y14 <= outVect(14); y13 <= outVect(13); y12 <= outVect(12); y11 <= outVect(11); y10 <= outVect(10); y9 <= outVect(9); y8 <= outVect(8); y7 <= outVect(7); y6 <= outVect(6); y5 <= outVect(5); y4 <= outVect(4); y3 <= outVect(3); y2 <= outVect (2); y1 <= outVect (1); inVect (4) <= x4; inVect (3) <= x3; inVect (2) <= x2; inVect(1) <= x1; outVect<="0000000000000001"when inVect = "0000" else, "0000000000000010" when inVect = "0001" else, "0000000000000100" when inVect = "0010" else, "0000000000001000" when inVect = "0011" else, "0000000000010000" when inVect = "0100" else, "0000000000100000" when inVect = "0101" else, "0000000001000000" when inVect = "0110" else, "0000000010000000" when inVect = "0111" else, "0000000100000000" when inVect = "1000" else, "0000001000000000" when inVect = "1001" else, "0000010000000000" when inVect = "1010" else, "0000100000000000" when inVect = "1011" else, "0001000000000000" when inVect = "1100" else, "0010000000000000" when inVect = "1101" else, "0100000000000000" when inVect = "1110" else, "1000000000000000" when inVect = "1111" else; end architecture;
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity gray_bcd is port(x : in std_logic_vector(3 downto 0); y : out std_logic_vector(3 downto 0)); end gray_bcd; architecture arc_graybcd of gray_bcd is begin process (x); begin case x is when “0000” => y<= “0000”, when “0001” =>y<= “0001”, when “0011” =>y<= “0010”, when “0010” =>y<= “0011”, when “0110” =>y<= “0100”, when “0111” =>y<= “0101”, when “0101” =>y<= “0110”, when “0100” =>y<= “0111”, end case; end process; end arc_graybcd;
[1]R. Cavallero, Introducción a los VHDL. PDF.